СХЕМНО ПРОЕКТИРАНЕ НА ЛОГИЧЕСКИ   БЛОКОВЕ

• сложни елементи

• бързодействие

• оразмеряване

• оптимизация

Статичните схеми се използват за реализиране на произволни логически функции и служат за основа при проектирането на динамичните схеми. В CMOS изпълнение те се характеризират с ниска консумация, контролируемост на параметрите и висока шумоустойчивост.

При проектирането на CMOS логически елементи трябва да се решат три основни задачи:

• формиране на логиката;
• установяване на подходящи постояннотокови характеристики;
• анализ на бързодействието.

Тъй като структурата на статичните схеми се изгражда на базата на CMOS инвертор и параметрите им се оценяват като разширение на теорията на инвертора ще разгледаме накратко основните изисквания при проектирането му.

Първата стъпка при проектирането на коректно функционираща схема е да се обезпечи нормален постояннотоков режим. Понятието логическо прагово напрежение се дефинира като напрежението, при което входното и изходното ниво се изравняват - V _{th inv} = V_in = V_out (фиг. 3.1)

.

Фиг. 3.1

При това ако напрежението на входа е по-високо от стойността на логическото прагово напрежение, то напрежението в изхода ще бъде винаги по-малко от него. За симетрично превключване инверторът трябва да се оразмери така, че логическото прагово напрежение да бъде около половината на захранва щото напрежение, т.е.

Това условие се изпълнява, ако

, където , а m = C_ox m

Параметърът k зависи от конкретния технологичен процес и стойността му в SPICE моделите на MOS транзистор обикновено се задава от фирмите производители.Така проектирането се свежда главно до определяне размерите W и L на транзисторите, където W и L са съответно ширина и дължина на канала на MOS транзистора. С t_ox е означена дебелината на тънкия окис, e е диелектричната му проницаемост, e ₀ - диелектрична проницаемост на вакуума, m - подвижността на токоносителите, а C_ox - специфиченият гейтов капацитет. Условието

означава b _n = b _p или .

Kато се има предвид, че подвижноста на електроните , то за превключване на CMOS инвертора около средата на захранващото напрежение, отношението в размерите за P-каналните транзистори трябва да се избере от два до три пъти по-голямо от това за NMOS транзисторите

.

Нормално за цифровите схеми дължините на каналите на транзисторите се избират равни на минимално възможната стойност за съответната технология. Тогава за превключване на инвертора в средата на захранването трябва да бъде изпълнено

В повечето случаи целта при проектирането е да се постигне минимална площ, поради което се избира . За транзистор с минимални размери и логическото прагово напрежение се отклонява от , но в много малки граници. Например при

за , докато

за ,

при което изменението е по-малко от 10% и не е критично. Затова винаги, ако няма други специални изисквания, е за предпочитане да се избира .

Да се оразмери PMOS транзистора на инвертор, който превключва при 2.5V за захранващо напрежение , ако са известни , и . Изчислява се За прагово напрежение се изисква , откъдето . Изборът на размерите на транзисторите оказва влияние не само върху стойността на напрежението, при което се извършва превключването, но и върху скоростта, с която се осъществява то.

3.1.2. Характеристики при превключване

Бързодействието най-често е основният аспект при проектирането. То се характеризира със закъснението на стъпалото и с времената за нарастване и спадане на сигнала и (фиг.3.2).

Оценката за тези времена при логическите елементи се дава с използване на RC модели за пътищата за зареждане и разреждане на товарния капацитет. Всеки MOS транзистор се замества с резистор със стойност

, където

се определя при проектирането със задаване на конкретни стойности на размерите на транзисторите, а е праговото напрежение.

Фиг.3.2. Времена при превключване

Приблизителната стойност на времето на нарастване на изходния сигнал е

е константа в указаните граници за стойности на захранващо напрежение между 3 и 5 волта и прагово напрежениe

Аналогично времето за спадане се получава

(3.1 б)

От тези изрази се вижда, че

• За да се постигне по-голямо бързодействие трябва да се минимизира товарният капацитет на стъпалото.
• Закъснението се изменя обратно пропорционално на b и намалява при увеличаване ширината на канала и намаляване дължината му.
• Времето за превключване се понижава с увеличаване стойността на захранващото напрежение.

Размерите на транзисторите, които ще осигуряват необходимите времена на превключване се изчисляват от

(3.2)

Oтношението между времената за нарастване и спадане е:

За транзистор с минимални размери () времето за нарастване е приблизително два пъти по-голямо от това при спадане , поради разликата в подвижностите на двата типа транзистори (). При изискване за пълна симетрия при превключване е необходимо да се избере , за да се обезпечи и оттук .

Времето за закъснение се дефинира като времето между 50% изменение на установените стойности на входния и изходен сигнал и показва колко време е необходимо промяната на входа на логическия елемент да се предаде в изхода му.

То зависи от скоростта на изменение на сигналите и приблизително може да се определи като и , където е закъснението при нарастване на сигнала, а - закъснението при спадане.

Закъснението при превключване се определя съответно от времеконстантата на зареждане и разреждане на изходния капацитет, както следва

_,

където и сa еквивалентните съпротивления на канала на отпушените P и N транзисторите, през които изходният капацитет се зарежда до или разрежда до маса. С и са означени праговите напрежения за N и P MOS транзисторите.

Най-често дадено стъпало се свързва с друг логически елемент, чийто входен капацитет играе роля на товарен за предходното стъпало. Така например, ако инверторът е натоварен с аналогичен инвертор, то входният капацитет на следващото стъпало се определя от гейтовия капацитет на транзисторите на товарния инвертор.

Фиг.3.3. Определяне закъснението на двойка CMOS инвертори

Да се определи закъснението на последователно свързани, еднотипни инвертори (в изрази на времеконстантата t ), ако размерите им са както указаните на фиг. 3.3 а и б. Когато инвертор с е натоварен с аналогичен инвертор (фиг.3.3 а), то , а еквивалентният входен капацитет на следващото стъпало . Тогава закъснението на двойката инвертори е Ако инверторите са с минимални размери (фиг.3.3 б), еквивалентният входен капацитет , и закъснението на двойката инвертори е Разгледаният RC модел е удобен за начални изчисления, но дава по-оптимистични резултати от практиката, тъй като не отчита нелинейността на елементите, наличието на паразитни капацитети и влиянието им от размерите и напреженията. В общ случай изходният капацитет е сума от входния капацитет на следващото стъпало , паразитните капацитети и за N и P каналните транзистори, и капацитетите от междусъединенията. Тези капацитети се изчисляват от програмата SPICE, ако се зададат размерите на областите за съответните параметри на модела.

Ако в изхода са включени повече стъпала, капацитетър е сума от входните им капацитети

C_in = ,

където FO е коефициент на натоварване и показва колко входа са свързани в изхода на стъпалото (фиг. 3.4). Този коефициент се изразява по отношение на някакъв определен размер на гейта на транзистора - най-често капацитета на инвертор с минимални размери (за дадената технология или библиотека). На схемата от фиг.3.4 коефициентът на натоварване е 4:

Фиг. 3.4

Увеличаване на броя на стъпалата, управлявани от един логически елемент, увеличава капацитивния товар и изисква промяна в размерите на управляващото стъпало, за да се постигне същото бързодействие.

Проблемите с управление на голям капацитивен товар възникват при необходимост от разпространяване на сигналите по дълги магистрали, при извеждането им извън чипа и др., понеже времената при превключване нарастват линейно с увеличаване на товарния капацитет. Този проблем се разрешава чрез използване на няколко последователно свързани инвертора (или други логически елементи) всеки от които е с по-големи размери от предшестващия с коефициент S (фиг.3.5), така че последният инвертор да може е да управлява големия капацитивен товар C_L за времето, което се изисква. Целта е да се минимизира общото закъснение на цялата група инвертори като същевременно се намали площта и разсейваната мощност.

Фиг. 3.5 Каскадно свързани инвертори за управление на голям капацитивен товар

Броят на необходимите стъпала N се изчислява от:

след което се определя мащабният коефициент К, от който се формират коефициентите за всяко едно от стъпалата:

Стъпало с входен капацитет трябва да управлява товарен капацитет . Определете N и K. Необходимият брой каскадно свързани стъпала се дава с: Избира се N=3. Изчислява се мащабният коефициент K , откъдето Третото стъпало се проектира, така че да увдовлетворява изискванията за конкретни времена на превключване при управление на CL , след което размерите на останалите стъпала се получават чрез скалиране със съответните мащабни коефициенти.

Сложни логически функции могат да се реализират чрез подходящо свързване на N и P MOS транзистори в съответните вериги на инвертора. Блок-схема на произволен логически елемент е представена на фиг. 3.6, като с и са отбелязани съответно N- и P- логическите блокове.

Фиг 3.6

Логическите функции се осъществяват чрез последователно или паралелно свързване на транзистори в логическите блокове, докато бързодействието и електрическите характеристики се определят от отношението в размерите W/L на транзисторите.

Спазва се последователността:

• Първоначално се структурира NMOS блока, като се съблюдават правилата:

1. Последователно свързани NMOS транзистори изпълняват логическата функция И на входните си сигнали;
1. Паралелно свързани NMOS транзистори реализират функция ИЛИ;
1. Паралелни NMOS рамена реализират операцията ИЛИ на индивидуалните логически функции във всяко от рамената;
1. Последователно свързани логически блокове реализират операцита И между логическите функции на всеки от блоковете;
5. Изходът на схемата е инверсна функция на логическата функция на така формираният NMOS блок.

• Накрая се формира веригата на PMOS транзисторите, съгласно правилото:

1. Последователно свързаните NMOS транзистори се трансформират в паралелно свързани PMOS транзистори, докато на паралелните NMOS транзистори съответстват последователно свързани в PMOS блока.

Правилата от 1 до 5 са онагледени на фиг.3.7.

Фиг.3.7. Правила за формиране на NMOS логически блок

Да се състави сложен логически елемент, който изпълнява функцията: . Уравнението може да се упрости, като се препише във вида: . Схемата, реализираща тази логическа функция е показана на фиг. 3.8. Изразът BC се получава чрез два последователно свързани NMOS транзистори, на входовете на които се подават съответно B и C сигналите. Съответните PMOS транзистори са в паралел. Функцията ИЛИ между BC и D изисква рамото с последователно свързаните BC транзистори да бъде паралелно включено към единичен MOS транзистор, на чийто вход е подаден сигналът D. В PMOS секцията сигналът D трябва да е последователен на паралелните B и C. Накрая операцията И между А и (BC+D) се постига чрез последователно свързване на А с NMOS блока, изпълняващ функцията (BC+D), и подходящото му паралелно включване в PMOS частта на схемата.   Фиг.3.8. CMOS сложен логически елемент, Фиг.3.9. CMOS сложен логически елемент реализиращ функцията

Електрическите характеристики на сложните логически елементи зависят от структурата на схемата, от размерите на транзисторите и от реализацията на междусъединенията между тях.

Постояннотоковите характеристики, наклонът на предавателната функция и стойността на логическото прагово напрежение силно зависят от размерите на транзисторите и могат да бъдат изследвани с помощта на компютерни симулации.

Трябва да се има в предвид, че една и съща логическа функция може да се реализира по различен начин, но бързодействието е чувствително към броя на участващите транзистори в сигналния път, редът по който превключват и т.н. Общото съпротивление във веригата се получава с отчитане на паралелно и последователно включените резистори. Най-критичен за времето за нарастване е пътят с най-голямо съпротивление между изходния възел и захранване, докато за времето за спадане - този с максимално съпротивление към земя. Оценката за капацитетите се базира на размера на транзисторите и параметрите на процеса.

При проектиране на сложни логически елементи с цел постигане на определено бързодействие се използва следната последователност:

1. Оценява се изходният капацитет на схемата (C_out). Оразмерява се инвертор, който натоварен с този капацитет, ще осигури желаните времена при превключване. В резултат се определят размерите на NMOS и PMOS транзисторите в инвертора - (W/L)_n,inv и (W/L)_p,inv.
2. Конструира се NMOS логическият блок и се преброява най-големият възможен брой m от последователно свързани транзистори. Размерите на всеки един от тези транзистори се избира, така че (W/L)_n = m(W/L)_{n, inv}.
3. Конструира се PMOS блокът и също се отчита най-големият брой q от последователно свързани транзистори в него. Размерите на всеки един от тях се изчисляват, така че (W/L)_p = q(W/L)_{p, inv}.

Ще разгледаме схемната реализация на функцията Сложният CMOS логически елемент, формиран съгласно правилата да изпълнява тази логическа функция, е показан на фиг. 3.10 а. Схемата трябва да се оразмери, така че при изходен капацитет Cout = 0,2 pF и захранващо напрежение VDD = 5V да има равни времена за нарастване и спадане на сигнала tR = tF =1.5 ns. Електрическите параметри са както следва: kn = 55 [m A/V2], kp = 25 [m A/V2]. Отношението в размерите на транзисторите в инвертора се изчислява от (3.2), както следва: И за двата логически блока в токовия път в най-лошия случай участват по два последователно свързани MOS транзистори, т.е. m=2 и q=2. Тогава отношенията в размерите на транзисторите за двата блока са и . Те могат да се закръглят съответно на 4 и 8, за да се компенсира наличието на паразитни капацитети. Като се има в предвид, че при проектирането на MOS схеми обикновено дължината на канала на транзисторите се приема равна на минималната възможна за дадената технология, то от горните отношения могат да се изчислят ширините на MOS транзисторите за N и P блока на сложния логически елемент. Схемата на логическия блок, оразмерен за закъснения от 1,5ns при изходен капацитет Cout = 0,2 pF е показана на фиг. 3.10 б. Фиг. 3.10 CMOS логически елемент, реализиращ функцията

Този подход е полезен за първоначално оразмеряване и дава приблизителна оценка за закъсненията, тъй като при изчисленията не се отчитат паразитните капацитети на транзисторите и междусъединенията. Той илюстрира и проблемите с бързодействието на сложните логически елементи. В CMOS схемите не може да се избегне наличието на последователно свързани транзистори, тъй като NMOS и PMOS логическите блокове са комплементарни. При проектирането обаче трябва да се има в предвид, че последователно свързани NMOS транзистори са по-бързи от същия брой последователно включени PMOS транзистори.

Когато бързодействието е от първостепенно значение могат да се формулират следните основни препоръки за проектиране на сложни CMOS логически елементи:

• където е възможно се използват И-НЕ структури ;
• избягват се ИЛИ структури в бързи схеми, особено при повече от 4 входа или при голямо натоварване в изходния възел ;
• коефициентът на натоварване не трябва да превишава 5 ? 10 ;
• елементите, свързани във възли с голям коефициент на натоватване, се проектират с транзистори с минимални размери, за да се намали входният им капацитет, а оттам и общия товар във възела;
• стъпалата се оразмеряват така, че сигналите да имат стръмни фронтове.