Ми .. бая ток гълта тая памат ама .. ако не намерим нещо по добро от нея то ще се наложи да го правим с това което можем да закупим ...

Слагаме едни по якички батерии и готово .

А и може да не ползваме толкова много памет 2бр = 1М ... мисля да стигне това е 150mA в активен режим .. не е болка за умиране ..

Асз съм за тая памет ... при положение че някои не предложи нешо по добро.

Ами става и с две,що не.
Хора даите идея и за още някаква памет

За Спартана 3 съм съгласен, ама за паметта нямам категорично мнение. Явно търговците ще дадат решението

Oтразеното от Nikola в drwaing1_166 e добро стартово решение. Процесора на отделна платка и интерфейсите
определено дават свобода и допълнителни възможности за използване на хардуера без да се утежнява съществено
реализирането на конкретната цел.

Oтносно RAMа :
Ако са CY7C1041CV33-12ZC един чип за 16 битoвo и съответно два за 32 битово семплиране. Ще изисква външен акумулатор за автономна работа.

Ако са бавни памети (55нс) тогава трябва да са 2(4) пъти по-вече чипове за паралелен достъп,усложняване на платката и логиката и компромисни 40MSPS(чип *2), както вече спомена BateAZ.

Относно броя на пиновете на FPGA/CPLD една примерна сметка по
(drwaing1_166 ) :
16 = 16 входове
16 = 16 i/o RАМ 12ns цикъл
18 = 18 address RAM
2 = 2 WE + CE
8 = 8 спусък
8 = 8 изхода
10*2 = 20 пина за два паралелни порта
--------------------------------------------
88
Ако трябва да се заложи възможност за 32битово сканиране и някои
други контроли, I/O пинове може да надхвърлят 100 (защо не XC3S50) .

Ми аиде ....... даите да збираме кинти да поръчваме и да го праиме

Даите всеки да си каже виждането за нещата като цяло и аргументи да видим какво да правим.

Моето виждане е следното.

16 канала - за да минем само с една памет от тая 2 мегабаитовата.
/но не съм против и ако решите 32 канала - 2 чипа памет/

Последната блокова схема дето дадох с двуканално USB и място за едноканално на FPGA модула.

FPGA - Spartan III

Памет. 55ns 2Mbyte с намалена консумация. Само с една такава имаме 40Мсемпъла бързодеисвие. При тая честота нямаме особенни проблеми с опроводяване и писане на ядрото. Ниска е консумацията може би ще успеем да захраним всичко от USB и няма да ни е особен проблем батерииното захранване. А за бързо сканиране в режим осцилограф,вътрешната памет на Spartan III e достатъчна според мен.

Всъщност на 20Мhz може да се сканира и с 32 бита с една памет. Това може да се релизира в FPGA-to

Nikola кak ги смяташ тия 40MSPS.

За паметите BS616LV1622 в pdf е дадено минималното време
tAW-> Address Valid to End of Write=55ns, което е времето за дешифриране на адреса. Реално времето може и да е по малко но това е по каталог.

За другите сигнали: валидност на данните при запис 25нс и минимално време за сигнала за запис 30нс, като "WE must be high during address transitions".

Като сложим време за превключване на адресите 5 нс и ново активиране на WE шанса да се получи повече от 20-25МSPS
с един чип е малък.

Eй вярно бе ..... сега си поиграх да поразгледам Pdf-a и да посмятам,за да няма проблеми и да работи стабилно 2О Mps маи е реално.
Мамака му и прасе.

Според мен не трябва да плаши голямата консумация на CY7C1041CV33, защото реално активната консумация в конкретния случай е за времето за запълване на паметта, което е от порядъка на милисекунди( 15нс*256К). През останалото време е stdby. T.e. след семпъл -> 15нс активен цикъл запис->stdby. Същото и при прочитане
от PC. Ako kонсумациата при stdby(10мА/чип) Ви се струва голяма, може да се заложи RAMa да се изключва от захранването след прехвърляне в Flash.

Ами работата отива май на подобен вариант.

За няколко часа ровене изрових само една памет
TC55VEM208ASTN40 на Toshiba
low power
40ns
524288 x 8
35mА активен режим
10uA Stand-By

Пуснах едно запитване в Akerman за нея,да видим каква и е цената.
Голям проблем се оказва бърза SRAM с малка консумация и голям обем,просто не се произвежда такава.
Тази тошибската май е най-доброто решение стига да е евтина.

за вариант с по голяма консумация намерих
AS7C34096A - 3.3 V 512K × 8 CMOS SRAM 12ns
и
AC7C34098A - 3.3 V 256K × 16 CMOS SRAM 12ns
пуснах запитване и за тях.
В активен режим гълтат 110mA a w stand-by 8mA

И с това се изчерпват възможните варианти.


Lino активния режим не е в милисекунди при по ниска скорост на сканиране. Така че си е притеснителен момент тая консумация.
Но ако друг изход няма и с такава ще стане

@Nikola
Lino активния режим не е в милисекунди при по ниска скорост на сканиране. Така че си е притеснителен момент тая консумация.

Времето на активния режим зависи само от броя на семпълите за единица време*12нс. Например семплираме на 1сек. , когато дойде фронта на клока/семпъла(период 1 сек.) записваме данните в регистър на FPGA и след това ги прехвърляме в RAM за време 1 цикъл запис(12нс). През целия период от 1сек. паметта е stdby и е активна само 12нс секунда- времето на записа.
Да не би да говорим за различни неща?Според теб ако сканираме на 1 сек, колко записа ще имаме в RAM за време от 1сек?

Прав си,говоря глупости.
На страница 5 от pdf-a има диаграма дето го показва доста нагледно.
Аз не съм работил досега с памет дето има функция
Automatic power-down when deselected и нещо се забоначих,благодаря за разяснението.

FPGA XC3S50 (124 I/O) и RAM от типа на CY7C1041CV33-10ZC 256К*16 изглеждат приемливи.
Разликата в консумациата между 12нс RAM (85мА) и 10нс(90мА) е само 5мА в активен режим и е по-добре (ako е възможно )да се вземе 10нс RAM и да се правят разчети за 100Мhz (MCC- максимална скорост на сканиране).

Ако се заложи 32 битово сканиране(2 чипа RAM) при МCC се получават следния брой пинове за FPGA:

32 = 32 входове
32 = 32 i/o RАМ 10ns цикъл
18 = 18 address RAM 256К
2*2 = 4 WE + CE два чипа RAM
8 = 8 спусък
8 = 8 изхода
10*2 = 20 пина за два паралелни порта
3 = 3 SPI
------------------------------------------
125

Пиновете не стигат. Ако се приеме 16 битово сканиране с МСС и
32 битово сканиране с МCC/2 се освобождават 16 пина от единия RAM и двата чипа се закачат на една 16 битова шина.

125 I/0 има корпус PQ208.
А тоя дето го оферираха Akerman e TQ144 с 97 I/O.
То не пречи да питаме и за PQ208.
Спусъците не е задължително да са допълнителни пинове. От там се спестяват 8 като се ползват за това самите входове.
8 изхода не са само изходи а са I/O ot Fpga-to и ако се наложи да се ползват допълнителни пинове за спусъци,за синхронизация или някакъв друг допълнителен входен сигнал могат да се ползават от тях.
Значи ако трябва да се ползва 32битов вариант ще ни трябва корпус PQ208. Ако се спрем на 16 битов TQ144 ще е достатъчен.

За Toshiba паметта,отговориха че не може да се достави,за тия последните 2 дето ги изрових,до края на деня обещаха оферта.

Ако тия пинове са такъв голям проблем, що не обмислите варианта тия 2 паралелни порта да се ползват за сканиране. Това са 20 крака отгоре...все пак първоначалната идея е Логически Анализатор, останалото е гъдел.