боря се с девятките на сирус
9315 има 32 бита данно бъс към SDRAM и при него всичко е ясно.
на мен повече ми пасва 9302 по много съображения, за конкретна цел. обаче, поради липса на крака, са изведни само 16 тела за данни. SDRAM-контролера поддържа до 4 банки х 16 бита.

въпроса ми е: в 32-битов режим, освен два пъти по-бавния трансфер, може ли да се очакват други "ефекти"?

ако шината ти е 16 бита не ти трябва да ползваш ARM инструкции защото процесора ще работи в THUMB 40% по-бързо!

цъ!
не става въпрос за thumb.

@ДедоБоре: от всичко дето съм изчел по въпроса, излиза следното:

За системите със статична памет - STR710, LPC-тата с external memory интерфейс, заради самия цикъл на шината се добавя поне един такт изчакване (такт на ядрото) дори ако системата работи с 0 waitstates; това автоматично сваля мипсовете наполовина при изпълнение от външна памет; на гореспоменатите сметалки на всичкото отгоре външната шина е 16-битова, за да е корпуса малък - това означава два цикъла на шината за един 32-битов на ядрото.

На твоята система не е обаче такъв случая; трябва да се провери какви цикли отнема достъпа до СДРАМ-а; ако има кеш твоята машинка и бърстов режим на СДРАМ контролера, твърде е възможно да не пада много бързодействието дори от 16-битовата шина в АРМ режим. Това със сигурност може да се разбере от четене на datasheet-а.

За други ефекти от това не се сещам, не би трябвало и да има

от цилите не се вижда нещо неочаквано -
и нормалните и бърст циклите към SDRAM са "по-два-залепени" и видимо са непрекъсваеми и интегрални
явно бърстовете служат за пълнене на кеша, на картинките има само до 4, но контролера поддържа и 8, и страница.

при работа със статична периферия (32-битов достъп до 8-битова памет) се правят 4 стандартни цикъла, като WS не е задължителен

това, което ме тормози е, че SDRAM контролера е на AHB-бъса и достъпа до него се арбитрира за MAC, USB, DAM и ARM-процесора, като последния е наистина последен в приоритета (поне в дефолт конфигурацията). чуденето ми е, дали няма да има някакви забавяния ако има последователно бърстове от конкуренти устройства, напр. къси 4 от USB и процесора. бърста започва с един празен цикъл и ако е много къс, ще има доста празни загуби. но ако е голям пък ще се качи латентността при арбитриране на бъса.

явно няма угодия, та затова питам, някой разсъждавал ли е върху това