Благодаря Ви , стана!
Ето точно как го направих (един обикновен инвертор):
-- VHD ФАЙЛ С ГЛАВНИЯ ДИЗАЙН
architecture Behavioral of main is
...
...
signal a_and_b :std_logic; --някакъв вътрешен сигнал
--декларация на компонента
component inverter
port (i : in std_logic;
o : out std_logic);
end component;
...
...
begin
--инстанциране на компонента
INV1 : inverter
port map (i=>a_and_b,o=>c);
-------------------------------------------------
--VHD ФАЙЛ С МОДЕЛА НА КОМПОНЕНТА
....
entity inverter is
Port ( i : in std_logic;
o : out std_logic);
end inverter;
architecture Behavioral of inverter is
begin
o<=not i;
end Behavioral;