Отговори на тема  [ 16 мнения ]  Отиди на страница Предишна  1, 2
Въпрос за Verilog: 
Автор Съобщение
Ранг: Минаващ
Ранг: Минаващ
Аватар

Регистриран на: Чет Мар 15, 2007 6:59 pm
Мнения: 47
Местоположение: sf
Мнение 
Не съм казал че искам да мина само с комбинаторика :)

Код:
when OTHERS => null;


е еквивалентно на:

Код:
default: ;

//do nothing

, което tool-а който ползвам не го харесва при синтез.

Както и да е. Решението е (ако някой се интересува) че се пише в темп reg (o_phy_tmp примерно), а стейт машината ездава енейбъл в кои точно състояния o_phy = o_phy_temp (@ posedge clk). По този начин се запазва необходимата стойност на o_phy, o_phy_temp спокойно може да се опише в default: o_phy <= 'b0;


Пет Ное 30, 2007 1:07 pm
Профил ICQ
Покажи мненията от миналия:  Сортирай по  
Отговори на тема   [ 16 мнения ]  Отиди на страница Предишна  1, 2

Кой е на линия

Потребители разглеждащи този форум: 0 регистрирани и 1 госта


Вие не можете да пускате нови теми
Вие не можете да отговаряте на теми
Вие не можете да променяте собственото си мнение
Вие не можете да изтривате собствените си мнения
Вие не можете да прикачвате файл

Търсене:
Иди на:  
Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group.
Designed by ST Software for PTF.
Хостинг и Домейни