Добре де я на мен ми обяснете как точно се синтезира гореописания лууп? Имам предвид синтез за записване в ФПГА. Как трябва да изглежда синтезираната схема? На какъв клок работи тоя лууп? Обяснете на колегата ви профан щот нещо не разбира... Да не става дума за system verilog??
Тва нещо като for-loop generate ли е? И такъв ли е синтаксиса щото тва ми прилича повече на for( ;; ) както каза някой по-горе.



Или и аз ползвам synth tool от 80те

Аз лично никога не ползвам for( ;; ) loop...освен в test bench...мн относително какво точно ще ти синтезира tool-a...ако въобще успее...но имам една книга, в която пише следното: "Depending on the usage and synthesis tool, the for loop may be synthesizable..." и хората препоръчват да се избягва използването му...може и да успее но според мен ще направи някоя магария или ще използва прекалено мн ресурс и като цяло няма да е ефективен...

Явно съм чел същата книга...