Да, FIFO е точно опашка. Например UART 16C550 има 16 байта буфер за предаване и 16 за приемане. Как работи напр. приемната част: При пристигане на байт обикновено CPU изпълнява прекъсване и обработва байта. Ако се забави с време, по-голямо от времето между два байта, следващият приет байт препокрива стария. При четене от регистъра за приет байт се чете новият байт, а старият е загубен. При наличие на FIFO дори забавянето на процесора с повече от няколко байта, информацията не се губи. При четене от адреса на регистъра FIFO подава първия приет байт, след това втория и т.н., докато се изпразни. След това се чете винаги само последния приет байт (докато дойдат нови). Това е в общи линии идеята за FIFO - да имаш по-редки прекъсвания и да допъскаш по-голяма латентност на ISR. Затова UART с FIFO обикновено се сетва да прекъсва при 10-14 байта запълване, а не при 1 или 16. При 1 ще те прекъсва много често, при 16 едно евентуално забавяне ще е фатално.
Дано съм те "оправил"
.
