Здравейте,
когато съм създал entity-architecture и този готов дизайн искам да го запазя като компонент за да го използвам наготово в следващи проекти - как става това? Ползвам WebPack на Xilinx. VHDL.

Ами в Verilog става по следния начин ... (предполагам че и с VHDL е аналогично) ...

Значи записваш си модула в един отделен фаил ... и когато ти се иска да го ползваш в някои проект просто го добавяш в списъка с фаилове принадлежащи на проекта ... и след това го сдефинираш в главния модул ... дефиницяата е както следва ...

оргинално_име ново_име(.A(_A), .B(_B), .C(_C));

Като името на сигнала в скобите трябва да е име на съществуващ сигнал в главния модул с които да бъде асоцийран съответния сигнал пред скобите ... (имената може и да съвпадат) ...

Оргиналното име на модула е името с което си го записал в външния фаил ...

Новото е това с което ще го дефинираш в главния модул ....

извинете за въпроса, ама....за какво става дума тука? VHDL, VERILOG?????

Ползвам WebPack на Xilinx. VHDL. По-горе си го пише.

С VHDL става по подобен начин. Запомняш го в отделен файл. Добавяш го към новия проект. В новия проект имаш един файл предполагам който ти е основен и внего го декларираш като COMPONENT.
Например:

architecture ... of ... is
...
COMPONENT nXOR15
PORT(
A : IN std_logic_vector(14 downto 0);
B : IN std_logic_vector(14 downto 0);
C : OUT std_logic_vector(14 downto 0)
);
END COMPONENT;
... други компоненти
attribute
...
signal
...
begin
...

Благодаря Ви , стана!
Ето точно как го направих (един обикновен инвертор):


-- VHD ФАЙЛ С ГЛАВНИЯ ДИЗАЙН
architecture Behavioral of main is
...
...
signal a_and_b :std_logic; --някакъв вътрешен сигнал
--декларация на компонента
component inverter
port (i : in std_logic;
o : out std_logic);
end component;
...
...
begin
--инстанциране на компонента
INV1 : inverter
port map (i=>a_and_b,o=>c);


-------------------------------------------------
--VHD ФАЙЛ С МОДЕЛА НА КОМПОНЕНТА
....
entity inverter is
Port ( i : in std_logic;
o : out std_logic);
end inverter;

architecture Behavioral of inverter is
begin
o<=not i;
end Behavioral;