... в магазинчето на Дейзи има Флаш-ки, по 4, 8 , а май и повече МБ и са на добри цени. Ако искате мога да вида точно какво има и на какви цени...

Вече има доста free embedded RTOS които предоставят POSIX стандартните функции, та дори има и няколко TCP/IP стека от които да си избереш в зависимост колко РАМ и ФЛАШ имаш на борда, сума ти готови за ползване драйвери и файови системи, в общия случай да подкараш платка с ЛАН и фаилова система на някакъв ФЛАШ чип, ако не използваш някакви екзотики, може почти да не ти се наложи да пишеш код.

типичен пример:
eCos - free, open source, royalty-free, highly configurable (footprint from 35KB to hondreds of KB) RTOS, идва с сума ти портове за ЦПУта и готови дривери и съпорт за файлови системи
lwIP - lightweight full functional TCP/IP stack

А сигурно ли е, че ще е със същата скорост, както и паметта на бъса?

Ако се използва LPC2294 максималната скорост на външната шина е съизмерима с максималната скорост на ядрото - 60 MHz. Трябва да се има в предвид, че ако чиповете памет са вързани към нея като една 16 битова банка за да се изпълнява от нея програма в ARM режим т. е. 32 битов достъп скоростта пада наполовина. Трябва чиповете външна RAM били те 8 или 16 битови да се свържат като една 32 битова банка със съответните Byte Select Line сигнали за да може да се работи нормално.
Другото което не бива да се забрявя че когато се изпълнява програма от външната памет не се работи с Memory Accelerator Modul-а на PHILIPS.
Добре е да се вземе в предвид и че когато се използва LPC2000 с външна шина има възможност за boot-ване само от банка 0 както и възможност за remap-ване на таблицата с векторите на изключителните събития към нея.

Edit: По-късно сверих това което знам за скоростта на външната шина на LPC с документацията. Оказа се че има нещо недоизяснено. Не съм използвал конфигурация на външната шина със "zero wait states", но според това което чета минималното време за достъп се получава около 30 ns т.е. почти два пъти по-бавно от това което бях писал по-рано. Изключение прави случаят когато се използва "burst" достъп.

Идеята на CF картата не е да замести FLASH чипа. Логично скоростта на CF картата е много по бавна от FLASH паметта. Но идеята е да се зареди веднъж в РАМ-операционната система и приложението и после да се работи от РАМ. Такава е идеологията на линукс.

Ами аз като гледам дейта шеета, излиза че минималното време за четене/запис е 3 клока, което е около 50 nS. Което ми се струва много. Ама не съм чел задълбочено още.

Цецо, накараме да прочета по-внимателно и наистина е така както казваш. Минимум 1 wait state плюс още два такта общо три такта минимално време за достъп. Което прави 50 ns и изисква памет с време за достъп максимум 30 ns.

Ами то в такъв случай доста бавничък ще излезе. Значи на 60Мh честота на ядрото ще има производителност под 20Мips при изпълнение на програма от външния рам.

Нещо такова се очертава. Само че то по принцип това е вой-нюманово ядро и може да се окаже че и при работа със вътрешния рам нещата стоят така. То затова на вой нюманово ядро никой не може да дефинира колко точно са MIPS-овете. Е и затова си харесвам аз Харвардската архитектура - щото 10 мипса са си 10 мипса.

Та мисълта ми беше че ако се задалбае човек в ядрото можеби ще открие че например прехвърляне на 32 бита от акумулатор към вътрешния РАМ също е 3 клока. Затова и 9ките имат кеш.

Някой който познава АРМ7 ядрото да каже дали съм прав.

http://www.arm.com/pdfs/DDI0084F_7TDMIS_R3.pdf - страница 125-а

секция 6.2 на страница 6-5 ли?
ако нямаме кеш, N и S не са ли едно си също?

Да за същата част от документа става въпрос.
Nonsequential и Sequential мисля че нямат отношение към кеша.
Погледни същия документ на страница 70 и 71.

хмм...
този S-цикъл с какви памети трябва да работи? нормалните SRAM, трябва да им държиш валиден адреса докато пишеш в тях, и за четенето се отнася също. малко съм объркан, дай някакъв жокер. това трябва да е някаква регистрова памет, ама 'регистрова синхронна статична памет'?
диаграмата на стр. 39 на LPC2292_94.pdf е коренно различна от N/S цикъла на ядрото. това вече си е нормален SRAM и при това бавен. явно не е замислено за бърз достъп.
а и формулите в таблица 15 ме убиха направо... ще си лягам вече

Дедо, говориш за различни памети вързани към различни шини.
Вътрешния RAM и FLASH са на "local bus" със собствени контролери.
Контролера на външната шина е вързан към AMBA AHB.
А N и S циклите на ядрото са свързани с pipeline обработката на командите(Fetch-Decode-Execute). Само при N цикъл ядрото се обръща към паметта. При S цикъл данните/командата са вече изтеглени и не се налага обръщане към паметта.

Т.е излиза че с вътрешния РАМ, нещата са си ОК, ама с външен - ще чакаме. Ами като гледам то ARM с повече от 64к вътрешен RAM няма, така че за линукс все на външен ще се ходи.

Което не е непременно зле де. Човек ако ходи на такъв тип операционна система трябва да е наясно, че real time трябва да го забрави.