Някой да е правил дизайн- верилог и вхдл смесено ?
Иде реч топ левел проекта е верилог, но имам някой модули писани на вхдл.
дава странна грешка (странна в смисъл няма ни номер ни описания само поп-ъп да ти каже, че има неочаквана грешка).
пробвах на Quartus 17.0, 17,1 18.0 все тая.
бахти пърдя тука от два дена по въпроса.. ФАЕ-то на интл мълчи като комунист на разпит

P.S. Да уточня, вслучай че някой почне да праща линкове към форуми... не ми трябва vhdl wrapper, това го направих, някаква боза с куартуса е, явно бъг интелски, по точно наследен от алтера

Извинявай за офтопика- има ли и други предимно фрее алтернативи за програмиране?
Че сега ми дойде програматора

ами аз съм на принципа с козата - пръч трябва не тати или друг
програматора най-добре да е някой Byte blaster - някое от тази фамилия . на USB интерфейс си работи перфектно(PL-USB-BLASTER-RCN , https://www.digikey.com/product-detail/ ... ND/1212940
), онова дето е 400 пари и има етхернет порт мисля е голяма тъпня и не си струва парите ако не си вадиш професионално хлябва с фпга-та на алтера.
Ама като гледам не разбирам добре въпроса - фрее за програматора или за средата за дизайн?
и те като ксайлинкс имат някакъв лайт версия, стандартната също безпатно поддържа някои фамилии...
кое по-точно търсиш да е фрее?

Поръчах си логически анализатор и му пише, че е програматор за FPGA?
Та ми трябва ИДЕ за писане на програмите.
-Дано успее да го записва. То и сега ще си правя пробите с най- простата им системка, да видя как работи.

@MYXATA: Нявга съм минавал през смесени дизайни, колкото да пробвам нещо, и в софтуерищата е предвидено. Та принципно не трябва да имаш грижи, защото модулите могат да бъдат и схеми, и blackbox-ове (IP-тата), че и още бозици. Та по-скоро е бъг/тАпня някаква, а то в тези CAD-ове по десетки гигабайти такива ама изобщо липсват.

Какво ти дава като съобщение? И за какво - симулация, синтез?

woody,
още в началото при компилирането - когато стигне до verilog wrapper на модул писан на вхдл - и изревава.
Фатката е че поначало трябва да работи, ама поне 99% от нормалните люде не правят такива извращения, и никой не се задаълбава да го оправи.Макар че много рядко се случва(то все на мен този йух) като се прави системен дизайн с различни неща писани през годините и от различни хора , требе да се прави микс от различни езици.

писах на ФАЕто на интел - през хъката-мъката каквото обясни или не обясни мисля, че имат някаква боза със софтуера - обещават ми пач, или поне уоркараунд.
Ако обадят ща споделя как се прави.

Ако беше симулация, да речеш че евентуално липсва някой път специфичен за библиотеките на езика, ама викаш не е това.
Не знам дали масовите проекти успяват да избегнат смесени езици - примерно като уважаваща себе си Афропейска фирма се ма'а на VHDL, ама за симулационен модел на DDR вендорът предоставя Verilog.

И ако се докаже че е бъг - коя версия е? Аз търкалях наскоро някакъв Quartus, мога дори при нужда да направя бърза проба, но ще е чак след няколко дни. Определено не е пост-Интелски, защото беше почнато преди прекупването и не исках да сменям в движение с нови проблеми - едвам му бях закрепил някои неща.

То ако имаш развитие, драсни едно бързо резюме - ей така от любопитство.

to be continued.....

Problem Details
Error:
Internal Error: Sub-system: VRFX, File: /quartus/synth/vrfx/verific/vhdl/vhdltreenode.cpp, Line: 1103
scope && scope->Upper() == _present_scope
Stack Trace:
0x12d17f: vrfx_altera_assert(bool, char const*, int, char const*) + 0x20 (synth_vrfx)
0x31e7ef: VhdlNode::PushScope(VhdlScope*) + 0x3d (synth_vrfx)
0x3332d5: vhdlparse() + 0x28d9 (synth_vrfx)
0x338b6d: vhdl_file::Parse() + 0x9 (synth_vrfx)
0x32f304: vhdl_file::Analyze(char const*, char const*, unsigned long, VHDL_DIALECT_ENUM) + 0xe4 (synth_vrfx)
0x13e454: VRFX_ANALYZER_IMPL::verific_vhdl_analyzer(char const*, char const*, VHDL_DIALECT_ENUM) + 0x38 (synth_vrfx)
0x13e798: VRFX_ANALYZER_IMPL::vhdl_analyzer() + 0x27e (synth_vrfx)
0x142b6b: VRFX_ANALYZER_IMPL::analyze(BASEX_ANALYZE_INFO*) + 0xc1 (synth_vrfx)
0x1335b1: VRFX_ANALYZER::analyze(BASEX_ANALYZE_INFO*) + 0xd (synth_vrfx)
0xeb942: SGN_ANALYZER::analyze() + 0x102 (synth_sgn)
0x195937: SGN_ANALYZER::sort_and_analyze_files() + 0x4b7 (synth_sgn)
0x19680d: SGN_ANALYZER::start_new_verific() + 0x5d (synth_sgn)
0x1a4c80: sgn_qic_full(CMP_FACADE*, std::vector<std::string, std::allocator<std::string> >&, std::vector<double, std::allocator<double> >&) + 0x150 (synth_sgn)
0x1c3b9: qsyn_execute_sgn(CMP_FACADE*, std::vector<std::string, std::allocator<std::string> >&, std::string const&, THR_NAMED_PIPE*, THR_NAMED_PIPE*) + 0x159 (quartus_map)
0x37d61: QSYN_FRAMEWORK::execute_core(THR_NAMED_PIPE*, THR_NAMED_PIPE*) + 0x231 (quartus_map)
0x3bcec: QSYN_FRAMEWORK::execute() + 0xc4c (quartus_map)
0x1c75b: qexe_standard_main(QEXE_FRAMEWORK*, QEXE_OPTION_DEFINITION const**, int, char const**) + 0x888 (comp_qexe)
0x3025c: qsyn_main(int, char const**) + 0x13c (quartus_map)
0x40720: msg_main_thread(void*) + 0x10 (ccl_msg)
0x602c: thr_final_wrapper + 0xc (ccl_thr)
0x407df: msg_thread_wrapper(void* (*)(void*), void*) + 0x62 (ccl_msg)
0xa559: mem_thread_wrapper(void* (*)(void*), void*) + 0x99 (ccl_mem)
0x8f92: err_thread_wrapper(void* (*)(void*), void*) + 0x27 (ccl_err)
0x63f2: thr_thread_wrapper + 0x15 (ccl_thr)
0x427e2: msg_exe_main(int, char const**, int (*)(int, char const**)) + 0xa3 (ccl_msg)
0x1ed1d: __libc_start_main + 0xfd (c.so.6)


End-trace


Executable: quartus
Comment:
None

System Information
Platform: linux64
OS name: Red Hat
OS version: 6

Quartus Prime Information
Address bits: 64
Version: 18.0.0
Build: 614
Edition: Standard Edition

Е това определено си е гърмене (в assert някакъв?) на синтезатора. Докато чакаш някой да фиксне нещо, освен да разместваш на късмет.

Опитай да синтезираш VHDL-а отделно и вмъкни готовата нетлист-а във Verilog проект-а. Така би трябвало да заобиколиш проблема.

Смесеният код е по-скоро стандарт отколкото екзотика в големите проекти с по няколко десетки IP-та от всевъзможни доставчици и времена, но това не е гаранция, че не настъпваш някоя нова мотика. С продукти на Алтера не съм работи досега, а последно оправях такива бакии преди 10 години, така че не мога да помогна по-конкретно от това.

Както гърми в "SGN_ANALYZER::sort_and_analyze_files()" може би не е конкретен синтаксис на VHDL файла, ами опитът да нареди йерархичното дърво. Та има шанс дори като вмъкнат нетлист пак да гръмне, тъй като entity-та и портовете ще са същите. Но естествено може и да помогне да се заобиколи бъгнята.

@MYXATA: дори да е безполезно, пробва ли "Clean Project" и подобни подходи (вкл. New Project)? Често средите губят ориентация и работят със "stale" файлове - и при мен е помагало, въпреки че на пръв поглед изглежда несериозно.

Ако имаш всичкото безкрайно служебно време можеш и с груба бисекция да отделиш какво точно го троши.

Мерси на отзовалите се.
жалко че сте малко - явно тези блата не са интересни за джапане
значи бозата е при софтуера - quartus. Има проблем който се заобикаля като се на ръка в *.qsf файла се пише една кодова дума срещу всеки вхдл файл.
това добре , обаче има сериозна греда в иначе перфектният план. ако добавиш нов файл към проекта - quartus-а ти изтрива кодовата дума от qsf файла. и пак се чупи. и трябва пак на ръка да напишеш кодовата дума срещъ всеки вхдл файл...
ама да им таковам дупенцата росни - разбирам, аз да бях писал този софтуер заедно с екип албански учени - да има такива бъгни , ама това е интел да му се не види.. сигурно QA персонала е колкото една-две панелки в Люлин....

Виж дали облагородяването на .qsf-а не подлежи на някой прост калъп със "sed" или подобни, да си облекчиш битието.

Quartus Primе е шит, особенно при смесените проекти. Изтегли си Diamond на Lattice или ISE на Xilinx и пробвай да компилираш файловете там. Има малка подробност - трябва да се регистрираш на сайтовете им за да изтеглиш инструментите. При Diamond може да си избираш инструмента за RTL синтезиса между Simplify Pro и Lattice LSE, първият е по-добър. Дори и да не успееш да компилираш ще имаш по добър рапорт за грешките и може да разбереш къде е проблема.

както и да е проблема е в куартуса, бъг който ще го оправят някой ден, засега има досаден уъркараунд.
иначе не те разбрах как точно тул на латице ще ми компилира дизайн за алтера, при положение, че плл , рам , и цифрови филтри(което пак е рам суматори и мултиплайъри) са писани за алтера чип