Гледам повечето флаш памети на пазара са със SPI интефейс, а не ми достигат два пина. Има ли такива с I2C, но да не са на 400 kHz а на поне 2-3 MHz. На бъсът ще има само един мастър.

П.п. В Digikey няма такова животно, това май е показателно.

Този еепром не е ли на 1MHz само?
П.П. Видях че е уж за 2-Mbit.

Трябваше да спомента, че ми трябват поне 256 Mbit. Не че ще зарежда толкова наведнъж, но идеята е да съхранява 256 различни image-a които да се зареждат динамично според ситуацията.
Иначе повечето производители специфицират до 1 MHz заради ограниченията в I2C стандарта от към капацитивния товар на бъса при определени характеристика. В моя сучай обаче всичко е напаснато за P2P и ако се намери някой чип, който да поддържа 10 MHz, ще го подкараме и на тачи скорост. Обаче май няма таково животно. Това направо си е за бизнес план с вълната компактни edge ML у-ва, която се задава.

Тоя проблем с недостига на един или два пина и аз съм го виждал
Обикновено го решавам като алокирам някакво шерване между такива които няма шанс да се ползват едновременно. Иначе...
Възможен (тип "луд професор") вариант е да сложиш един чип на ftdi за usb-to-parallel и да си направиш бит бангнато усб. Така ще имаш даже паралелен флаш дето ще ти дава допълнителен респект на дизайна

То ако ще прави бит-банг USB, направо да слага USB флашка .

Ако не е проблем с мястото а с пиновете не може ли няколко флашки (интегралки) или просто разширител
Иначе аз съм тествал такава кометска EEPROM памет на 2 MHz (почти не даваше грешки), като се има в предвид, че е до 1MHz

ъм, то на SPI има 4 пина единият е Slave Select. т.е. него може да го сложиш перманентно в ниско ниво (към маса) ако имаш само един slave.
Остава да изкопаеш от някъде още един пин
MOSIто на slave-a (паметта) (MISO на контролера) е изход на контролера. Дали не може да го ползваш да управляваш нещо друго ,както предложиха понагоре.

MOSI и MISO накъсо и SPI 3-pin mode...

Говоря на изуст, но Slave Select не се ли ползва от паметта за някакви power saving механизми?

При повечето спи памети може да го сетнеш в конфиг регистъра-дали да е паърсейф при неактивен чипселект

А по-интересното е дали може да се сетне в powersafe, през регистър, при активен CS, т.е. с команди.

Ам не баш.
И аз говоря на изуст, ама начало на команда се задава със смъкване на CS. Ако командата е писане на данни, чипа ще приема данни до безкрай и няма да чуе друга команда докато не се размърда CS-а.

Аз бих се огледал как да намеря още пинове и да си маам на SPI. Това бърз I2C е като дървеното желязо.

Имай предвид, че проблема не е само хардуерен. Самия интерфейс е гаден и иска процесора да му "слугува". DMA имплементациите и да ги има, най-често са дървени, пукат прекъсвания... смотана работа. За ниски скорости е ОК, ама на мегабити става гадно.

Едно време като са измисляли SPI CS е само за арбитриране кои чип да се избере, после като SPI паметите станаха големи ,наи различните фирми взеха да добавят из регистрите да можа да се изключва и т.н CS.
Виж специално в чаршафа на чипа какво точно има относно този момент.
Преди години на мене ми е трябваше точно такова нещо - да не се ползва CS и да може да ходи чипа в мин консумация ,преди 10г не всички меморита имаха такива неща ама намерих.
Предполагам сега би трябвало да е по добре положението.

Няма процесор... динамично се зареждат weighting coefficients на невронна мрежа имплементирана в ФПГА. По глупаво стечение на обстоятелствата не може да се ползва паметта, която зарежда самият FPGA image, нито да се закачи втората памет към съществуващитя SPI интерфейс.

HSB, добър съвет, ще се огледам.