Имам няколко MCU на една платка които работят на различни честоти и искам определена схемица да ми подава клока на всички вместо да ползвам кварц(примерно) за всеки. Входния сигнал да е с 40МХз и да има 3 изходни честоти съответно 20,40 и 80МХз. Също така искам изходния клок да е със zero delay и да е диференциален.
Днеска се утепах да търся, но нъцки!
Ако някой може да помогне HELP

Здравей, колега.
В интерес на истината не разбрах много добре въпроса, но решения има.
Този такт 40 MHz го има наличен ли?
Защото най-елементарното решение е да се монтира един интегрален осцилатор на 80 MHz, след който се слага синхронен двоичен брояч, и се ползват първите два изхода - "f/2" и "f/4", а закъснението се изравнява с един-два последователни буфера на 80-те MHz. Също с инвертиращи и неинвертиращи буфери се получават и прав плюс инверсен изход, с еднакво закъснение.
Не че не може да се направи и умножител от 40 на 80 MHz.
То и понятието "нулево закъснение" е принципно малко относително при тези честоти. Дори разликата в дължината на пистите води до забележими закъснения. Тъй че, стои въпросът - "доколко нулево закъснение"?
Също, ако захранването е 5V, могат да се ползват TTL от сериите 74F, 74AC, 74ACT; които все още са лесно достъпни и евтини, а ако се работи на 3V или по-малко, проблемът е по-различен. Не че не се произвеждат чипове, но тези с ниска степен на интеграция не са дотам достъпни, а някои просто не се продават на дребно...
Не зная, ако някой колега е правил нещо такова наскоро - да съветва. Възможно е да има и специализиран чип - всяка съвременна радиостанция съдържа подобен честотен синтезатор, и то доста по-сложен.
Иначе, за да предложа нещо по-конкретно, са ми необходими по-точни данни.

ти па искаш 18-в-1

всичкото, без диференциален изход, го има тука
http://download.cypress.com/publishedcontent/publish/design_resources/datasheets/contents/cy2300_8.pdf

не мисля, че ще намериш с диференциален изход (LVECL).
на 80MHz спокойно минаваш с LVTTL и изравнени дължини (иначе няма смисъл от zero-delay)
внимавай и с обратната връзка от къде е вземаш.
дебелините, импедансите и терминацията на пистите са от значение. с уцелване трудно става.

ПС: нещо MCU и 80MHZ диференциален клок ми звучат като оксиморон.
процесорите на много мегахерци обикновено си имат собствени PLL-и и не се клочат с големи клоци.
защо ти е zero-delay?

Всъшност става дума за FPGA. Диференциалния клок се ползвал за повече стабилност.
Въпроса е по-скоро теоретичен.
30х на всички

Темата е доста сериозна.
Първо една забележка към колегите - клок през цифров изход не бива да минава, това може да доведе до много главоболия.
Идеята на цифровия изход е да стабилизира изходното ниво максимално бързо, без значение че при превключването може да се появят малко осцилации от преходните процеси. Докато изходното стъпало на клок буфера "бърза бавно" - в смисъл че фронта може да е по-полегат и превключването по-бавно, но в никакъв случай няма осцилации, които приемниците да отчетат като фалшиви тактове.
Правилото е над 60MHz в никакъв случай да не се използват цифрови изходи. Особено трябва да се внимава когато се захранват бързодействащи чипове които очакват едва ли не синусоидален клок - примерно fifo-та и разни asic-и които сработват и на най-невинното пикче.
В такива случаи използването на специализирани клок синтезатори е просто задължително. Това практически е много гадно, понеже един синтезатор днес го има, утре го няма... На два пъти съм се парил точно от Cypress.

В конкретния случай, ако разбирам правилно само FPGA-то ще е на 80Mhz и най-вероятно то си има вътрешен PLL. Ако е така, то няма смисъл тия 80MHz да ги разхождаш по платката. А от тях вече може да си направиш 20 и 40. В тоя случай това е допустимо, тъй като и честотите са ниски а и процесорите обикновено не са чак толкова капризни към клока.
Повечето FPGA-та си позволяват да изместваш изходните сигнали, така че да си оправиш delay-те. Освен това, ако има slew control - използвай го, защото иначе изхода на FPGA-то никак няма да прилича на чист клок.
Друго препоръчително е да сложиш последователно съпротивление (27/33 ома) след клок изхода. Ако към един изход имаш повече входове, то слагаш толкова на брой съпротивления. На платката тия съпротивления трябва са разположени максимално близко до източника на сигнала.

с тия 80 мегахерца дали не говориш за Актел?
те си имат вътрешни плл-та и даже има примери за 40мегахерца осцилатор и 80 мега вътре....също и диференциални сигнали........
що не обадиш по - конкретно.... за ко иде реч...
обичам теоретични въпроси с практическо приложение

Става дума за 4 FPGA. Като за подаване на клока няма да се ползва един от тях (с вътрешните му PLL), а отделна схема на която трябва да и се подават 40МХз и да излизат диференциални 20,40,80 за FPGA-тата и периферията им.
Пак казвам че въпроса е теоретичен и не се знае дали ще има реализация

Темата си е сериозна, по-скоро си признавам, че аз се изказах недотам сериозно първия път.
И аз не мога да посоча такова едночипово устройство, съдържащо точно тези три изхода, "без закъснение" и с диференциални изходи. Но при нужда не е трудно то да се реализира - поне от средно специализирани чипове избор има, а тяхната гама рядко се променя - например ON предлагат всичко необходимо - осцилатори, умножители, делители, буфери, транслатори и програмируеми закъснителни линии.
Произвеждат се ECL, CMOS, TTL, LVDS, GTL, HSTL, и при всичките са взети специални мерки срещу проблемите с фронтовете. Може да се реализира почти произволен синтезатор.
А може и на един толкова близък до целта специализиран чип, като посочения от Дедо Боре просто да му се добавят драйвери - транслатори към LVDS, и той придобива четворно или повече разклонени диференциални изходи, със 20 ps Typical Output-to-Output Skew.
http://www.onsemi.com/PowerSolutions/taxonomy.do?id=124

продължавам да си мисля, че не ти трябват диференциални клокове. стига чиповете да не са на 1м един от друг, но в този случай ще минеш много трудно EMC

стабилност на клок... това не е данна, че да гониш signal integrity. миро обясни вече, че клоковете са по-особени.
а още по-особени са тези на клок-буферите.

апропо, какво е това FPGA с диференциален вход за клок?

Дедо, точно човека който се занимава със сигнал интегрити е препоръчал диференциални клокове

няма да споря. всеки дизайнер си взема сам решенията

Извинявай, ама ти първо зададе въпрос за клокване на CPU-та, после се оказаха FPGA-та.
Казваш че нещата са на една платка и не споменаваш подробности. Това предполага че работиш в нормална среда и чиповете ти не са на 1м един от друг, затова всички недоумяваме защо ти са диференциални клокове.
Ако твоя човек има идея какво правиш и не се занимава само "теоретично" най-вероятно ти е дал правилен съвет, но ако имаше опит да беше ти казал и какви чипове да ползваш...
Просто губиш и твоето и нашето време - без да знаем какво правиш неможем да ти кажем как да го направиш. Можем да гадаем за решението на задачата, но не и за условието на задачата.

Да, така е и се извинявам за всички
Да, чиповете не са на 1м, но се получават маса писти и съответно доста слоеве.
В момента не мога да питам човека и затова питам тук. А не искам да пиша подробно защото тука ще ме трепат (буквално ) за конфиденциалност.
Айде благодаря на всички които се опитаха да решат задачата с некоректно условие и някой модератор спокойно може да затрие темата

Ако с две приказки кажеш каква е идеята и по това някой успее да открабне хляба на клиентите/шефовете ти - работата значи наистина е много зле, пази се

Бате, шефа стои на 50см от мен Заради него е цялата работа, мен не ме интересува

nz