Мен нищо не ме притеснява,съгласен съм на всякакъв вариант но напоследък почти никой не взема отношение по темата и стоим на едно място.

Никво съчувствие от твоя страна, ти си отпочина няколко дни...тука е голяма жега, мозъка ми се растопи...сигурно затова. Мога да ви зарина със схеми на PLL до 40-50MHz, но незнам как ще се държат при ниски честоти от сорта на 5-6MHz (по-точно се притеснявам че въобще няма да работят).

...

аз предлагам обхват 40-66MHz. не е голям и можем да се справим.

за честоти, скратни на степента на 2 : 1,2,4,8,16,32 - 64/2**n
5,10,20 - 40/8,4,2
за "интелски" честоти - 66/1,2
за "степенни честоти" 1.024, 2.048... - 65.536MHZ/64,32...

CY22701 изглежда точно това, което ни трябва. обаче е от вчера и ми се струва абсолютно ненамираем, поне в БГ. LMX2306 изглежда по-намираем, обаче някой трябва да го навърже и да го бръмне. после не е лошо да му се нправят някави замервания, макар че чипа е по-улегнал и надали ще има изненади. същото важи и за cypress, те за стабилен играч в тази ниша.

затова, ако искате да направим крачка назад - място на платката за 3 генератора 40, 50, 66, които мултиплексираме и после делим по степените. около генераторите подходящи единични рейки, разделени на по-голямо разстояние за механична устойчивост, на които да може да се слага 2-ри етаж с генератор. на рейките - захранвания, I2C/SPI интерфейс, изход от генератора (влизащ в четвъртия вход на мултиплексора), вход за опорна честота/външен sync.

който му трябва само един клок да си слага един генератор... който иска мерцедес - да си слага всичко.

На мен не ми се изясни въпроса системния клок на FPGA-to от отделен генератор ли ще е?

Ако ще е отделен генератор можем за начало да работим с него а да оставим куплунг за малка платка с генератор или място за CY22701.
На мен CY22701 ми се вижда най добър вариант за това. Има си и слееп моде.

на FPGA-то клока трябва да си е само за него. и да не се променя в никакъв случай.
това е свързано с вътрешната му работа и се задава още при компилацията.

затова трябва външен клок за семплиране, той даже е асинхронен спрямо клока на FPGA-то

и на мен CY22701 ми се вижда най добър вариант. обаче:
1. кой ще го достави?
2. една опаковка е 97 парчета.
3. много е нов, беее. даже нямат още AN за него

сега за консумацията:
не берете грижа за нея. няма начин голямо бързодействие == малка консумация
ще го храним външно - било от адаптер, било от сканирата система. важното е да не минаваме 1А

Значи идеята да се остави място на платката за CY22701 и за начало да си работим с системния клок не е толкова лоша.
CY22701 е с много малко външни елементи и не се очакват изненади от него. А като поразвием проекта вече няма да е толкова нов и ще го монтираме и ще си доразвием проекта. Акерман работят с Cypress и все ще ни доставят.

Какво ще кажете за тоя вариант?

Ами и според мен тва е най-варианта, поръчвайте и да почваме, кво се глезим с постове. Смело, чичо Бил плаща

не ти ли харесва вариянта с генераторите и рейките?
системния клок на FPGA е 150 и не е много удобен за делене
ако ти трябва 20, трябва да разделиш на 7.5, което все пак става. ама не ми се мисли ако ти дотрябва 40

ако PLL-а е на дтора платчица, няма да се обвързваме с конкретен чип и може да се почне с правенето на REV. 0.1A

Ами може и на отделна платка на реики,но ако може без нея ще е по добре щото и без това FPGA модула е отвсякъде накачулен с всевъзможни куплунзи. Че и за механичното изпълнение трябва да се мисли.
А защо 150 MHz. Не може ли ние да си изберем накаква друга честота?

N tyka pak onpiaxme do PLL Nqma li da e po-lesno da se napravi PLL v obhvat 80-200MHz i da se deli s FPGA. Samo ideq

Sorry za latinicata, s Winboza sam...

не съм много наясно с тези генератори, но по спомен ще е трудно да се направи такъв с обхват, в който да се удвоява честотата. т.е. трудни са обхвати 30-65, 40-90, 50-100 и т.н. не мога да намеря човека, дето разбира от такива неща - не съм го чувал от 2-3 години и господ знае на кой край на света е.

затова предложих 40-66 или дори 35-66. правил съм платки с памети на 133 и само аз си знам как ги подкарах стабилно. а и няма нужда.

Никола, можеш ли да напишеш точните буквички на офертата за спартаните, pls.

А защо 150 MHz да е системния клок. Не може ли ние да си изберем някаква друга честота?

става въпрос за вътрешен клок. той не излиза никъде, освен ако не ни трябва за нещо.

на 150 (50х3) вътрешната логика ще работи достатъчно бързо, за да не влияе на измерваните процеси. няма нужда да се дуем на повече (според мен), при по-малко ще трябва да се внимава с изравняването на фронтовете, което ще ни ограничи в топологията на фитване. така мисля, но ако някой е по-наясно, да постне нещо.

затова те попитах за буквите, защото има дребни разлики и трябва да се четат по-детайлно дейташитовете.

Определено не съм по-наясно от вас на тема FPGA...за VCO проблема е да се направи 50-100 ама не е проблем 100-140 или 80-120. Щом си наясно давай че много изоставаме напоследък Аз лично бих се спрял на LMX или Cypress (независимо че ще сме му бета тестери).